module licznik(P,Q,PL,TCU,TCD,CPU,CPD,MR);
   
    input [3:0] P;
    input PL,TCU,TCD,CPU,CPD,MR;
   
    output [3:0] Q;
   
    wire [3:0] P;
    wire PL,TCU,TCD,CPU,CPD,MR;
    wire general_clk;
   
    reg [3:0] Q;
   
    assign general_clk = (CPD) ? TCD : ((CPU) ? TCU : 1'b0);
   
    always @(negedge general_clk or negedge MR or posedge CPU or negedge PL or posedge CPD)
        begin
            if(~MR) Q = 4'b0000;
            else
                begin
                    if(CPU && PL)
                        begin
                            Q = Q + 1;
                            if (Q >= 4'b1010) Q = 4'b0000;
                        end
                    else if (CPD && PL)
                        begin
                            Q = Q - 1;
                            if (Q == 4'b1111) Q    = P;
                        end
                    else if(~PL) Q = P;
                    else Q = 4'b0000;
                end
        end

    endmodule

Przerzutnik_D : process (clk,rst) is
begin
       if rst = '0' then
             wyjscie <= '0';
       eslif rising_edge(clk) then
             wyjscie <= wejscie;
       end if;
end process przerzutnik_D;